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Synopsys Chip Synthesis 設(shè)計邏輯綜合?

　簡介
　　DC是業(yè)界優(yōu)秀的設(shè)計綜合工具，將行為級描述的設(shè)計在一定的規(guī)約下轉(zhuǎn)化為邏輯結(jié)構(gòu)。采用行為級描述可以提高邏輯設(shè)計的層次，減低邏輯設(shè)計的復(fù)雜度，提高設(shè)計效率。本門課程覆蓋了ASIC綜合設(shè)計的過程--從掌握用HDL（Verilog and VHDL）設(shè)計到產(chǎn)生后的門級網(wǎng)表。試驗中Verilog和VHDL的實例都有講解。

　　●　主要內(nèi)容
　　　◎ 創(chuàng)建一個有時序驅(qū)動的設(shè)計
　　　◎ 創(chuàng)建設(shè)計約束
　　　◎ 設(shè)計綜合及優(yōu)化
　　　◎ 時序分析

　　●　適用以下人員
　　　◎ 具有數(shù)字IC設(shè)計的知識；
　　　◎ 了解Verilog 或VHDL；

Synopsys DFT Compiler?

●　課程簡介：
　　　 DFT Compiler提供獨創(chuàng)的"一遍測試綜合"技術(shù)和解決方案。它和Design Compiler、Physical Compiler系列產(chǎn)品集成在一起的，包含功能強大的掃描式可測性設(shè)計分析、綜合和驗證技術(shù)。DFT Compiler可以使設(shè)計者在設(shè)計流程的前期，方便的實現(xiàn)高質(zhì)量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFT Compiler同時支持RTL級、門級的掃描測試設(shè)計規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時進(jìn)行失效覆蓋的分析。
　　 TetraMAX ATPG是業(yè)界功能強、易于使用的自動測試向量生成工具。針對不同的設(shè)計，TetraMAX可以在短的時間內(nèi)，生成具有高故障覆蓋率的小的測試向量集。TetraMAX支持全掃描、或不完全掃描設(shè)計，同時提供故障仿真和分析能力。　　

●　主要內(nèi)容：
　　 1、 深刻理解DFTC和TetraMAX中測試的概念，在邏輯中怎樣用D算法查找目標(biāo)缺陷，明白為什么掃描路徑對于支持ATPG是必須的，以及ATE怎樣執(zhí)行一個ATPG測試模式。
　　 2、 在基本DFTC測試流程中，將獲得①建立缺省的測試參數(shù)；②執(zhí)行測試編譯；③檢查掃描路徑；④在塊中插入掃描鏈；⑤在DFTC中預(yù)估故障覆蓋率。
　　 3、 在大多數(shù)ASIC設(shè)計中，提高邏輯電路的可測性以及如何改善，如內(nèi)部時鐘、異步置位或復(fù)位信號等。
　　 4、 提高邏輯電路的測試覆蓋率，如內(nèi)部或外部三態(tài)總線、雙向插腳、嵌入式存貯塊等。
　　 5、 了解作為邏輯設(shè)計的另一方面的掃描路徑插入，及如何管理復(fù)雜的設(shè)計，如自頂向下和自底向上方法、掃描鏈數(shù)和測試時間等。
　　 6、 了解轉(zhuǎn)出一個設(shè)計到TetraMAX的關(guān)鍵步驟及測試協(xié)議文件所包含的信息等。

●????????? 課程安排
　　　　 第一部分
　　　　1、 Understanding Scan Testing
　　　　 2、 Baseline DFTC Flow
　　　　 第二部分
　　　　3、 DFT for General Logic
　　　　 4、 DFT for "Test-Resistant"Logic
　　　　 5、 How to Insert Scan Paths
　　　　 第三部分
　　 　　6、 Exporting to TetraMAX
　　　　 7、 Using TetraMax ATPG
　　　　 8、 Wrap-Up：Testing the SOC ?